CY7C1484V33-167 Просмотр технического описания (PDF) - Cypress Semiconductor
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CY7C1484V33-167 Datasheet PDF : 29 Pages
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PRELIMINARY
CY7C1484V33
CY7C1485V33
Pin Configurations (continued)
165-ball Bump FBGA (This package is offered on an opportunity basis)
CY7C1484V33 (2M × 36)–11 × 15 FBGA
1
2
A
NC
A
B
NC
A
C
DPc
NC
D
DQc
DQc
E
DQc
DQc
F
DQc
DQc
G
DQc
DQc
H
NC
VSS
J
DQd
DQd
K
DQd
DQd
L
DQd
DQd
M
DQd
DQd
N
DPd
NC
P
NC
A
R MODE
A
3
CE1
CE2
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
4
BWc
BWd
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VSS
A
A
5
BWb
BWa
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
TDI
TMS
6
CE3
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A1
A0
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
TDO
TCK
8
ADSC
OE
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VSS
A
A
9
ADV
ADSP
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
10
A
A
NC
DQb
DQb
DQb
DQb
NC
DQa
DQa
DQa
DQa
NC
A
A
11
NC
144M
DPb
DQb
DQb
DQb
DQb
ZZ
DQa
DQa
DQa
DQa
DPa
A
A
CY7C1485V33 (4M × 18)–11 × 15 FBGA
1
2
A
NC
A
B
NC
A
C
NC
NC
D
NC
DQb
E
NC
DQb
F
NC
DQb
G
NC
DQb
H
NC
VSS
J
DQb
NC
K
DQb
NC
L
DQb
NC
M
DQb
NC
N
DPb
NC
P
NC
A
R MODE
A
3
CE1
CE2
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
4
BWb
NC
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VSS
A
A
5
NC
BWa
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
TDI
TMS
6
CE3
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A1
A0
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
TDO
TCK
8
ADSC
OE
VSS
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VDD
VSS
A
A
9
ADV
ADSP
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
NC
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQa
DQa
DQa
DQa
NC
A
A
11
A
144M
DPa
DQa
DQa
DQa
DQa
ZZ
NC
NC
NC
NC
NC
A
A
Pin Definitions
Pin Name
A0
A1
A
BWa
BWb
BWc
BWd
GW
I/O
Input-
Synchronous
Input-
Synchronous
Input-
Synchronous
Pin Description
Address Inputs used to select one of the address locations. Sampled at the rising edge
of the CLK if ADSP or ADSC is active LOW, and CE1, CE2, and CE3 are sampled active. A[1:0]
feed the two-bit counter.
Byte Write Select Inputs, active LOW. Qualified with BWE to conduct byte writes to the
SRAM. Sampled on the rising edge of CLK.
Global Write Enable Input, active LOW. When asserted LOW on the rising edge of CLK, a
global write is conducted (ALL bytes are written, regardless of the values on BWa,b,c,d and
BWE).
Document #: 38-05285 Rev. *A
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