V827332K04S Просмотр технического описания (PDF) - Mosel Vitelic Corporation

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V827332K04S

2.5 VOLT 32M x 72 HIGH PERFORMANCE UNBUFFERED ECC DDR SDRAM MODULE

Mosel Vitelic Corporation  

MOSEL VITELIC

Block Diagram

V827332K04S

DQS0

DM0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

CS0

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D0

CS1

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

DQS4

DM4

CS DQS

D8

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D4

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D12

DQS1

DM1

DQS2

DM2

DQS3

DM3

DQS8

DM8

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D1

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D2

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D3

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

DQS5

DM5

CS DQS

D9

DQS6

DM6

CS DQS

D10

DQS7

DM7

CS DQS

D11

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D5

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D13

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D6

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D14

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D7

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D15

SCL

CB0

CB1

CB2

CB3

CB4

CB5

CB6

CB7

DM

I/O 7

I/O 6

I/O 1

I/O 0

I/O 5

I/O 4

I/O 3

I/O 2

CS DQS

D8

DM

I/O 0

I/O 1

I/O 6

I/O 7

I/O 2

I/O 3

I/O 4

I/O 5

CS DQS

D17

Serial PD

A0 A1 A2

SA0 SA1 SA2

SDA

Clock Wiring

Clock

Input

SDRAMs

CK0/CK0

CK1/CK1

CK2/CK2

4 SDRAMs

6 SDRAMs

6 SDRAMs

*Clock Net Wiring

Dram1

R=120Ω

Card

Edge

Dram2

Dram3

*(Cap.)

Dram4

*(Cap.)

Dram5

*If four DRAMs are loaded,

Cap will replace DRAM3,4

Dram6

BA0 - BA1

A0 - A13

RAS

CAS

VDD/VDDQ

VREF

VSS

VDDID

BA0-BA1: SDRAMs D0 - D15

A0-A13: SDRAMs D0 - D15

RAS: SDRAMs D0 - D15

CAS: SDRAMs D0 - D15

0.1uF

0.1uF

0.1uF

D0 - D15

D0 - D15

D0 - D15

D0 - D15

CKE1

CKE0

WE

Strap: see Note 4

CKE: SDRAMs D8 - D15

CKE: SDRAMs D0 - D7

WE: SDRAMs D0 - D15

Notes:

1. DQ-to-I/O wiring is shown as recom-

mended but may be changed.

2. DQ/DQS/DM/CKE/S relationships must

be maintained as shown.

3. DQ, DQS, DM resistors: 22 Ohms.

4. VDDID strap connections

(for memory device VDD, VDDQ):

STRAP OUT (OPEN): VDD = VDDQ

STRAP IN (VSS): VDD ≠VDDQ.

V827332K04S Rev.1.6 March 2002

3

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