V826516G04SXTG-A1 Просмотр технического описания (PDF) - Mosel Vitelic, Corp
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V826516G04SXTG-A1 Datasheet PDF : 14 Pages
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MOSEL VITELIC
Block Diagram
CS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS
DM
S
I/0 0
I/0 1
I/0 2 D0
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS
DM
S
I/0 0
I/0 1
I/0 2 D1
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS S
DM
I/0 0
I/0 1
I/0 2 D2
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS
DM
S
I/0 0
I/0 1
I/0 2 D3
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
BA0 - BA1
A0 - A13
RAS
CAS
CKE0
WE
BA0-BA1: DDR SDRAMs D0 - D7 VDDSPD
A0-A13: DDR SDRAMs D0 - D7 VDD/VDDQ
RAS: SDRAMs D0 - D7
CAS: SDRAMs D0 - D7
CKE: SDRAMs D0 - D7
WE: SDRAMs D0 - D7
VREF
VSS
VDDID
V826516G04S
DQS
DM
S
I/0 0
I/0 1
I/0 2 D4
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS
DM
S
I/0 0
I/0 1
I/0 2 D5
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS S
DM
I/0 0
I/0 1
I/0 2 D6
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
DQS
DM
S
I/0 0
I/0 1
I/0 2 D7
I/0 3
I/0 4
I/0 5
I/0 6
I/0 7
Clock Wiring
Clock
Input
SDRAMs
CK0/CK0
CK1/CK1
CK2/CK2
4 SDRAMs
4 SDRAMs
NC
Serial PD
SCL
WP
A0 A1 A2
SA0 SA1 SA2
SDA
±R=152%0Ω
Card
Edge
*Clock Net Wiring
Dram1
Dram2
Dram3
Dram4
SPD
D0 - D7
D0 - D7
D0 - D7
D0 - D7
Strap: see Note 4
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/CS relationships must
be maintained as shown.
3. DQ, DQS, DM/DQS resistors: 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ):
STRAP OUT (OPEN): VDD = VDDQ
STRAP IN (VSS): VDD ≠ VDDQ.
V826516G04S Rev. 1.5 March 2002
3
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